-
-
此项目是带testbench的计数器的Verilog代码。在该项目中，将展示带有测试平台的计数器的Verilog代码，包括递增计数器，递减计数器，递增-递减计数器和随机计数器。附件中包括：计数器的Verilog代码、计数器的Verilog测试平台代码...
-
-
此项目是带测试平台的计数器VHDL代码。在此VHDL项目中，计数器在VHDL中实现。 计数器的测试台VHDL代码也与仿真波形一起显示。附件中包括：递增计数器的VHDL代码、递增计数器的Testbench VHDL代码、减计数器的VHDL代码、递减计数器...
-
-
此项目是VHDL中的N位环形计数器。该项目将使用VHDL实现参数化的N位开关尾环计数器。这意味着用户可以轻松更改环形计数器的位数，而无需修改环形计数器内部的VHDL代码。 有一个参数N定义环形计数器的位数，当我们要更改位...
-
-
此文档是用单片机制作意大利MEZZERA卷染机计数器。意大利MEZZERA卷染机是我国80~--90年代 大量引进的设备，由于性能优 良，很多单位至今仍在使用。但是 ，设备的关键部件计数器损坏的很 多，因没有备件 造成 停 台。若勉强开...
-
-
此文档是使用三个 JK 触发器构建计数器。构造使用三个 JK 触发器的 Up-Down Counter 并验证其操作。 对于递增计数模式，递增引脚为高电平 (1)，递减引脚为低电平 (0)。 对于向下计数模式，向上计数引脚为低电平 (0)，而向下计数引...
-
-
//-----------------------------------------------------
// This is my second Verilog Design
// Design Name : first_counter
// File Name : first_counter.v
// Function : This is a 4 bit up-counter with
// Synchronous active high reset and
// with active high enable signal
//--------------------...
-
-
...用通用服务管理包（GMPS）查询InfiniBand端口的性能和错误计数器，以获取端口计数器，例如：PortCounters, PortCountersExtended, PortXmitDataSL, PortRcvDataSL 以及收发数据(e.g. PortXmitData and PortRcvData).# perfquery <lid...
-
-
...使用。3.数码管显示驱动采用4511，4511自带译码器，接受计数器的数字信号，连接七段共阴数码管即可使用。单元电路设计、仿真与分析1.电源转换：由固定式三端稳压器7805（输出脚V0、输入脚Vi和接地脚GND）组成，它的输入端接...
-
-
...机产生PWM波形#include<reg51.h>
sfr CCON = 0xd8; //可编程计数器PCA的控制寄存器
sfr CMOD = 0xd9; //可编程计数器工作模式寄存器
sfr CL = 0xe9; //可编程计数器的低八位
sfr CH = 0xf9; //可编程计数器的高八位
/********PWM模块0，P1....
-
-
...关闭合打开时间以及流水灯的正逆向流动，74LS192十进制计数器，74HC138译码器构成电路，使用继电器实现开关的自动控制。一块数码管验证电路正常工作。在设计本电路时，一共考虑过两种方案方案一：使用74LS194双向位移寄存器...
