为您找到约 1 条结果，搜索耗时：0.0033秒

Verilog中的流水线MIPS处理器（第3部分）

...以解决数据危险后，ALU输入处的2x32至32多路复用器将变为3x32至32多路复用器。失速控制单元：当前读取存储指令的目标寄存器与ID阶段中下一指令的源寄存器相同时，会发生需要暂停1个周期的数据危险，但XORI和LW指令的ID_rt除外...