此项目是全加法器的VHDL代码。在此VHDL项目中，提供了用于全加器的VHDL代码。 用于加法器的VHDL代码是通过使用行为和结构模型来实现的。全加法器具有三个输入X1，X2，进位Cin和两个输出S，进位Cout。附件中包括：使用结构模型的完整加法器的VHDL代码、使用行为模型的全加法器的VHDL代码。如想了解的更多请下载附件。
2020-04-01
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