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Verilog硬件描述语言IEEE官方手册

Verilog硬件描述语言IEEE官方手册,IEEE Standard Verilog Hardware Description Language

2021-02-19

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Modelsim仿真参考工具书

Modelsim仿真参考工具书

2021-02-19

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Xilinx IP核参考工具书

FPGA可以分为以下三种资源 逻辑资源:包含CLB,block rams,乘法器 连接资源:可编程互联线、IOB 其他资源:全局时钟网络; 当然高端的FPGA除了以上三种资源,还有集成了其他资源:ARM核、PCIE核、MIG核等等

2021-02-19

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设计与验证:Verilog HDL

设计与验证以实例讲解的方式对HDL语言的设计方法进行介绍。介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容;主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路介

2021-02-19

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Verilog数字系统设计教程

Verilog HDL和VHDL的比较 1.4 Verilog的应用情况和适用的设计 1.5 采用Verilog HDL设计复杂数字电路的优点 1.6 采用硬件描述语言(Verilog HDL)的设计流程简介

2021-02-19

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openMSP430

openMSP430,OpenMSP430是著名的TI公司的MSP430微控制器的verilog克隆。OpenMSP430内核被移植到所有的fpga上——xilinx、altera和actel,除了lattice fpga之外,这是verilog代码,这个项目将解决这个问题。

2020-06-26

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FPGA仿真项目

是基于MCU的SoC。我们可以通过EDA工具进行仿真,并通过FPGA进行仿真。我们也可以在该平台上开发IP和软件。我们希望越来越多的开发人员使用T-Head构建开放的MCU生态系统。 IC设计和开发应该更快,更简单,更可靠

2020-06-25

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一个简易的电梯控制器

一个简易的电梯控制器# elevator 使用VHDL语言在FPGA开发板上开发的一个简易的电梯控制器 这个项目是我大一时的项目,当时经验不足,文档和注释很少,开发时没有使用版本管理工具。 但是这个项目在FPGA开发板上经过测试,可以完美运行,没有发现有bug.

2020-06-21

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verilog实现串口功能

内核的主要代码位于rtl子目录中。 uart_rx.v和uart_tx.v文件是实际的实现,uart.v只是实例化这两个模块并建立了两个内部连接。 UART发送器和接收器均使用单个发送或接收引脚。这些模块采用一个参数DATA_WIDTH,该参数指定数据总线的宽度和通信的实际数据字的长度。 8位接口的默认值为8。

2020-06-10

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以太网芯片设计代码

以太网芯片设计,10g模块,arp模块,时钟模块,IP帧发送器。IP模块, 1206/5000 以太网相关组件的集合,用于千兆位,10G和25G数据包处理(8位和64位数据路径)。包括用于处理以太网帧以及IP,UDP和ARP的模块,以及用于构建完整UDP / IP堆栈的组件。包括用于千兆位和10G / 25G的MAC模块

2020-06-10

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