此项目是FPGA上数字时钟的VHDL代码。该VHDL项目是Verilog中数字时钟的VHDL版本代码。 数字时钟的VHDL代码可综合用于FPGA实现，并提供完整的VHDL代码。此附件中包括：简单的闹钟示意图、闹钟的完整Verilog代码、闹钟的Testbench Verilog代码、闹钟的仿真波形图。本人在预览区展示了简单的闹钟示意图和闹钟的仿真波形图；如需了解更多请下载附件。
2020-03-28
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