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此项目是基于VHDL的可变占空比PWM发生器。脉冲宽度调制（PWM）是一种非常流行的调制技术，主要用于控制传递到电机等电气设备的功率。附件中包括：基于VHDL的可变占空比PWM发生器代码、基于VHDL的可变占空比PWM发生器的测试平...
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此项目是VHDL中的非线性查找表。在该VHDL项目中，在VHDL中实现了非线性查找表，该表用于即将来临协处理器的哈希函数中。哈希算法中使用的非线性运算利用并行的4位非线性运算，其中输入半字节（4位）被映射到另一个非线性4...
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...文件或图像加载到FPGA中。该项目介绍了两种使用Verilog或VHDL将文本文件或图像加载到FPGA中进行图像处理的方法。 对于实时FPGA图像处理项目中的功能验证，真的非常有用。第一种方法是通过使用Verilog / VHDL代码读取二进制/十六进...
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此项目是用于VHDL中ECG去噪的低通FIR滤波器。在此VHDL项目中，在VHDL中实现了用于ECG去噪的简单低通FIR滤波器。 完整显示了FIR滤波器的VHDL代码。通过将Modelsim中的仿真结果与Matlab生成的正确结果进行比较，可以对FIR滤波器的VHDL代...
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此项目是FPGA上数字时钟的VHDL代码。该VHDL项目是Verilog中数字时钟的VHDL版本代码。 数字时钟的VHDL代码可综合用于FPGA实现，并提供完整的VHDL代码。此附件中包括：简单的闹钟示意图、闹钟的完整Verilog代码、闹钟的Testbench Verilog代...
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...，但是比VCS和NCVerilog慢。 Aldec : Aldec的此模拟器支持VHDL，Verilog，SystemC，SystemVerilog，PSL。 您命名并支持它。 我无法验证SV testbench的支持，除了其他一切看起来都与Modelsim相同。 您甚至可以使用它来替换现有的Modelsim / VCS / NCv...
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此项目是Verilog中的N位加法器设计。下一个Verilog / VHDL项目是专门为密码应用程序设计的完整协处理器。 协处理器具有标准指令和专用于安全性的专用功能单元。 协处理器主要在VHDL中实现，但N位加法器在Verilog中设计。这个项目...
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此项目是[完整的VHDL代码]使用VHDL的矩阵乘法设计。介绍了用于矩阵乘法的VHDL代码。 该VHDL项目在开发和实现可综合的矩阵乘法器内核，该内核能够对32x32大小的矩阵执行矩阵计算。矩阵的每个分量都是16位无符号整数。 该内核在...
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此项目是算术逻辑单元（ALU）的Verilog代码。上一次，在VHDL中设计并实现了算术逻辑单元（ALU）。 提出了用于ALU的完整VHDL代码。现在，apollocode提供了ALU的Verilog代码。 还提供了用于ALU的testbench Verilog代码以进行仿真。附件中包括...
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...码；如想了解更多请下载附件。// FPGA projects using Verilog/ VHDL
// fpga4student.com: FPGA projects, Verilog projects, VHDL projects
// Verilog code for up counter
module up_counter(input clk, reset, output[3:0] counter
);
reg [3:0] counter_up;
// up counter
a...
