[使用三个 JK 触发器构建计数器] 此文档是使用三个 JK 触发器构建计数器。 构造使用三个 JK 触发器的 Up-Down Counter 并验证其操作。 对于递增计数模式，递增引脚为高电平 (1)，递减引脚为低电平 (0)。 对于向下计数模式，向上计数引脚为低电平 (0)，而向下计数引脚为高电平 (1)。
[145152频率合成器及其应用] 此文档是145152频率合成器及其应用。 文档采用并行码输入方式，并具有由14根并行输入数据线编程CMOS——LSI锁相环，可用于需要频率合成或需改变分频比的应用电路中。 文档介绍了该芯片的结构、原理、管脚功能及其应用电路。
[带测试平台的计数器的VHDL代码] 此项目是带测试平台的计数器VHDL代码。在此VHDL项目中，计数器在VHDL中实现。 计数器的测试台VHDL代码也与仿真波形一起显示。附件中包括：递增计数器的VHDL代码、递增计数器的Testbench VHDL代码、减计数器的VHDL代码、递减计数器的Testbench VHDL代码、上下计数器的VHDL代码、向下计数器的Testbench VHDL代码等等。了解更多请下载附件。