此项目是4x4乘法器的Verilog代码。该项目将使用Verilog HDL实现4x4乘法器。所使用的技术是移位/相加算法，但不同的功能是使用两相自计时系统，以将乘法时间减少一半。此附件文件包括：乘法器的Verilog代码、4x4乘法器的仿真结果。注意：一旦确定了启动信号，乘法器便开始执行乘法。 通过创建2个相位时钟，它将乘法时间减少了一半。结束信号，通知乘法器乘法已经完成并且结果准备就绪。
2020-03-29
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