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matpower常用标准算例

这是一些常用的标准算例,非常全,什么算例都有,IEEE标准算例,主要得使用matpower工具计算case118.mcase1354pegase.mcase13659pegase.mcase145.mcase14.mcase1888rte.mcase1951rte.mcase2383wp.mcase24_ieee_rts.mcase2736sp.mcase2737sop.mcase2746wop.mcase2746wp.mcase2848rte.mca...

gridlab-d IEEE13节点算例

这是基于gridlab-d在IEEE13节点基础上,编写的需求侧响应,可以直接运行里面的Run.bat, 里面gridlabd.exe二进制包都在里面,不需要你安装gridlab-d软件,但是我建议你们安装最新版本,增加了很多功能,运行消耗时间如下:E:\gridlab-d-...

pandapower 33节点和69节点算例

...基于pandapower写的33节点和69节点算例,算例中模型数据(IEEE 33节点算例和IEEE 69节点算例)来自于A new approach for optimum simultaneous multi-DG distributed generation Units placement and sizing based on maximization of system loadability using HPSO (hybrid particle sw...

PSCAD 配电网算例

PSCAD 4节点算例,PSCAD节点算例,PSCAD IEEE34节点算例,PSCAD ieee34节点,PSCAD 配电网算例

14节点标准微电网simulink模型

该文件提出了一个基于IEEE 14节点标准模型的复合微电网模型。 微电网包括柴油发电机,PV模型,电池储能系统,非线性负载(例如电弧炉)...。 微电网以并网模式运行。我已经使用IEEE 14标准算例来构建此模型。 柴油发电机参...

带测试平台的计数器的VHDL代码

...了递增计数器的VHDL代码;想了解更多请下载附件。library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- FPGA projects using Verilog code VHDL code -- fpga4student.com: FPGA projects, Verilog projects, VHDL projects -- VHDL project: VHDL code for counter...

Zbus潮流计算13节点算例

...收敛,这是给出了单相模型。算例的数据来自于https://ewh.ieee.org/soc/pes/dsacom/testfeeders/可以到这个网站下载你需要的数据参考论文如下:M. Bazrafshan and N. Gatsis, "Convergence of the Z-Bus Method for Three-Phase Distribution Load-Flow with ZIP Loads," in&nb...

Zbus潮流计算37节点算例

...收敛,这是给出了单相模型。算例的数据来自于https://ewh.ieee.org/soc/pes/dsacom/testfeeders/可以到这个网站下载你需要的数据参考论文如下:M. Bazrafshan and N. Gatsis, "Convergence of the Z-Bus Method for Three-Phase Distribution Load-Flow with ZIP Loads," in&nb...

Zbus潮流计算123节点算例

...收敛,这是给出了单相模型。算例的数据来自于https://ewh.ieee.org/soc/pes/dsacom/testfeeders/可以到这个网站下载你需要的数据参考论文如下:M. Bazrafshan and N. Gatsis, "Convergence of the Z-Bus Method for Three-Phase Distribution Load-Flow with ZIP Loads," in&nb...

全加法器的VHDL代码

...DL code for full adder -- Structural code for full adder  library ieee;  use ieee.std_logic_1164.all;   entity Full_Adder_Structural_VHDL is     port(   X1, X2, Cin : in std_logic;    S, Cout : out std_logic   );   end...

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