Verilog运算符
此项目是Verilog运算符。包括了算术运算符、关系运算符、逻辑运算符、按位运算符、串联运算符等等。也介绍了二进制、整数除法、模运算等等。想了解更详细请点击下方链接下载即可。
应用介绍
module bitwise_operators();
initial begin
// Bit Wise Negation
$display (" ~4'b0001 = %b", (~4'b0001));
$display (" ~4'bx001 = %b", (~4'bx001));
$display (" ~4'bz001 = %b", (~4'bz001));
// Bit Wise AND
$display (" 4'b0001 & 4'b1001 = %b", (4'b0001 & 4'b1001));
$display (" 4'b1001 & 4'bx001 = %b", (4'b1001 & 4'bx001));
$display (" 4'b1001 & 4'bz001 = %b", (4'b1001 & 4'bz001));
// Bit Wise OR
$display (" 4'b0001 | 4'b1001 = %b", (4'b0001 | 4'b1001));
$display (" 4'b0001 | 4'bx001 = %b", (4'b0001 | 4'bx001));
$display (" 4'b0001 | 4'bz001 = %b", (4'b0001 | 4'bz001));
// Bit Wise XOR
$display (" 4'b0001 ^ 4'b1001 = %b", (4'b0001 ^ 4'b1001));
$display (" 4'b0001 ^ 4'bx001 = %b", (4'b0001 ^ 4'bx001));
$display (" 4'b0001 ^ 4'bz001 = %b", (4'b0001 ^ 4'bz001));
// Bit Wise XNOR
$display (" 4'b0001 ~^ 4'b1001 = %b", (4'b0001 ~^ 4'b1001));
$display (" 4'b0001 ~^ 4'bx001 = %b", (4'b0001 ~^ 4'bx001));
$display (" 4'b0001 ~^ 4'bz001 = %b", (4'b0001 ~^ 4'bz001));
#10 $finish;
end
endmodule
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文件列表(部分)
| 名称 | 大小 | 修改日期 |
|---|---|---|
| 算术运算符5.txt | 0.24 KB | 2020-03-08 |
| 算术运算符4.txt | 0.20 KB | 2020-03-08 |
| 算术运算符3.txt | 0.24 KB | 2020-03-08 |
| 算术运算符2.txt | 0.15 KB | 2020-03-08 |
| 算术运算符1.txt | 0.18 KB | 2020-03-08 |
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