Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真。本人只展示了一部分代码，想更详细的了解，请点击下方链接下载。
2020-03-08
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