允许用户自己定义元件

Verilog HDL语言提供了一种扩展基元的方法,允许用户自己定义元件(User Defined Primitives,UDP)。通过UDP,可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内,并把这个UDP作为一个基本的元件来使用。需要注意的是,UDP不能综合,只能用于仿真。本人只展示了一部分代码,想更详细的了解,请点击下方链接下载。

应用介绍

          两路输入或门
//-----------------------------------------------------
// Design Name : or2_input
// File Name   : or2_input.v
// Function    : 2 Input OR Gate Using UDP
// Coder       : Deepak Kumar Tala
//-----------------------------------------------------
primitive or2_input (c,a,b);
  output c;
  input a,b;
  table
    //a b : c
    1 ? : 1;
    ? 1 : 1;
    0 0 : 0;
    0 x : x;
    x 0 : x;
  endtable
endprimitive 

         两路输入异或门
primitive xor2_input (c,a,b);
  output c;
  input a,b;
  table
     0 0 : 0;
     0 1 : 1;
     1 0 : 1;
     1 1 : 0;
     x 1 : x;
     1 x : x;
     x 0 : x;
     0 x : x;
     x x : x;
  endtable
endprimitive
.......................

文件列表(部分)

名称 大小 修改日期
两路输入或门和异或门.txt0.29 KB2020-03-08
UDP的组合逻辑电路.txt0.15 KB2020-03-08
UDP的时序逻辑电路.txt0.48 KB2020-03-08

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[允许用户自己定义元件] Verilog HDL语言提供了一种扩展基元的方法,允许用户自己定义元件(User Defined Primitives,UDP)。通过UDP,可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内,并把这个UDP作为一个基本的元件来使用。需要注意的是,UDP不能综合,只能用于仿真。本人只展示了一部分代码,想更详细的了解,请点击下方链接下载。

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