应用介绍

此项目是verilog编译器指令；附件详细的介绍了属于IEEE-1364的一些指令，有include指令、define指令、undef指令、ifdef指令。使用ifdef指令示例如下：

使用ifdef指令示例
  1 module ifdef ();
  2 
  3 initial begin
  4 `ifdef FIRST
  5     $display("First code is compiled");
  6 `else
  7   `ifdef SECOND 
  8     $display("Second code is compiled");
  9   `else
 10     $display("Default code is compiled");
 11   `endif
 12 `endif
 13   $finish;
 14 end
 15 
 16 endmodule