verilog设计和工具流程介绍
此项目是verilog设计和工具流程, 在这里,我介绍了工具流程的前端设计部分和FPGA设计的部分内容。我只展示了代码,如果需要详细了解请点击下方链接下载。
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应用介绍
module addbit (
a , // first input
b , // Second input
ci , // Carry input
sum , // sum output
co // carry output
);
//Input declaration
input a;
input b;
input ci;
//Ouput declaration
output sum;
output co;
//Port Data types
wire a;
wire b;
wire ci;
wire sum;
wire co;
//Code starts here
assign {co,sum} = a + b + ci;
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文件列表(部分)
名称 | 大小 | 修改日期 |
---|---|---|
Verilog使用方法介绍.txt | 0.15 KB | 2020-03-08 |
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