verilog门元件建模

此项目是verilog门元件建模。包括了门加法器、门减法器、多路复用器、编码器、触发器等等。想了解详情请点击下方链接下载。

应用介绍

         4路输入,2路输出编码器
module encoder_4to2_gates (i0,i1,i2,i3,y);
input i0,i1,i2,i3;
output [1:0] y;
or o1 (y[0],i1,i3);
or o2 (y[1],i2,i3);
endmodule

        2路输入,4路输出编码器
module decoder_2to4_gates (x,y,f0,f1,f2,f3);
input x,y;
output f0,f1,f2,f3;
wire n1,n2;
not i1 (n1,x);
not i2 (n2,y);
and a1 (f0,n1,n2);
and a2 (f1,n1,y);
and a3 (f2,x,n2);
and a4 (f3,x,y);
endmodule
.....................


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