应用介绍

此项目是Verilog HDL中的基本数字逻辑组件。在此Verilog项目中，面向初学者的数字逻辑设计中的基本模块（如D触发器，加法器，ALU，寄存器，存储器，多路复用器，解码器，计数器等）已实现。附件文件中包括：完整加法器的Verilog代码、D触发器的Verilog代码、4位计数器的Verilog代码、线性反馈移位寄存器的Verilog代码、ALU的Verilog代码、多路复用器的Verilog代码、注册文件的Verilog代码、指令存储器的Verilog代码、解码器的Verilog代码、16位寄存器的Verilog代码。

本人在下方展示了完整加法器的Verilog代码，如想了解的更多请下载附件。

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// Verilog code for full adder
 module adder(sum,cout,a,b,cin);  
 input  a,b,cin;  
 output cout,sum;  
 // sum = a xor b xor cin  
 xor #(50) (sum,a,b,cin);  
 // carry out = a.b + cin.(a+b)  
 and #(50) and1(c1,a,b);  
 or #(50) or1(c2,a,b);  
 and #(50) and2(c3,c2,cin);  
 or #(50) or2(cout,c1,c3);  
 endmodule