应用介绍

此项目是如何为双向/输入端口编写Verilog Testbench。

这个项目中描述了如何为双向或inout端口编写Verilog测试平台。 这在包含双向或输入端口（例如I2C内核，IO垫，存储器等）的特殊设计中会发生。

本人在下方展示了用于IO垫的完整Verilog测试平台；想了解更多请下载附件。

`timescale 1ns/10ps
// fpga4student.com
// FPGA projects, Verilog projects, VHDL projects
// How to write a verilog testbench for bidirectional/ inout port 
module test_IO();
reg DS,OEN,IE,PE,I,din;
wire PAD;
reg wr;
wire C;
// inout port
assign PAD = wr==1 ? din:1'bz;
DIGITAL_IO dut(I,DS,OEN,PAD,C,PE,IE);
initial begin
 // test the pad as an input
 wr=1;
 DS=1;
 OEN=1;
 din=0;
 IE=1;
 PE=1;
 #100;
 din=1;
 #100;
 din=0; 
 #100;
 din=1;
 #100;
 din=0;
 #100;
 din=1;
 #100;
 din=0;
 #100;
 din=1;
 #100;
 din=0; 
 #100;
 wr=0;
 // test the pad as an output
 // by reading data out 
 #1000;
 DS=1;
 OEN=0;
 din=0;
 IE=0;
 PE=1;
 I=1;
 #100;
 I=0; 
 #100; 
 I=1;
 #100;
 I=0; 
 #100;
 I=1;
 #100;
 I=0; 
 #100;
 end 
endmodule