应用介绍

此项目是Verilog中的N位加法器设计。

下一个Verilog / VHDL项目是专门为密码应用程序设计的完整协处理器。 协处理器具有标准指令和专用于安全性的专用功能单元。 协处理器主要在VHDL中实现，但N位加法器在Verilog中设计。这个项目介绍了为协处理器设计的N位加法器的Verilog代码。 N位加法器的Verilog代码是通过使用结构建模来完成的。

如下图所示，只需将1 Half Adder和N-1 Full Adder串联即可实现N位加法器。 设计用于N位加法器的Verilog代码，以便可以为每个实例独立初始化N值。 为此，用于N位加法器的Verilog代码使用Verilog中的Generate语句创建完整的加法器链，以实现N位加法器。

本人在下方展示了N位加法器的Verilog代码；想了解更多请下载附件。

/ fpga4student.com: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for N-bit Adder 
// Top Level Verilog code for N-bit Adder using Structural Modeling
module N_bit_adder(input1,input2,answer);
parameter N=32;
input [N-1:0] input1,input2;
   output [N-1:0] answer;
   wire  carry_out;
  wire [N-1:0] carry;
   genvar i;
   generate 
   for(i=0;i<N;i=i+1)
     begin: generate_N_bit_Adder
   if(i==0) 
  half_adder f(input1[0],input2[0],answer[0],carry[0]);
   else
  full_adder f(input1[i],input2[i],carry[i-1],answer[i],carry[i]);
     end
  assign carry_out = carry[N-1];
   endgenerate
endmodule 
// fpga4student.com: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for N-bit Adder 
// Verilog code for half adder 
module half_adder(x,y,s,c);
   input x,y;
   output s,c;
   assign s=x^y;
   assign c=x&y;
endmodule // half adder
// fpga4student.com: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for N-bit Adder 
// Verilog code for full adder 
module full_adder(x,y,c_in,s,c_out);
   input x,y,c_in;
   output s,c_out;
 assign s = (x^y) ^ c_in;
 assign c_out = (y&c_in)| (x&y) | (x&c_in);
endmodule // full_adder