应用介绍

此项目是带testbench的计数器的Verilog代码。

在该项目中，将展示带有测试平台的计数器的Verilog代码，包括递增计数器，递减计数器，递增-递减计数器和随机计数器。

附件中包括：计数器的Verilog代码、计数器的Verilog测试平台代码、计数器的Verilog代码、计数器的Verilog测试平台代码、上下计数器的Verilog代码、上下计数器的Verilog测试平台代码、使用LFSR的随机计数器的Verilog代码、使用LFSR的随机计数器的Verilog测试平台代码。

本人在下方展示了计数器的Verilog代码；如想了解更多请下载附件。

// FPGA projects using Verilog/ VHDL
// fpga4student.com: FPGA projects, Verilog projects, VHDL projects
// Verilog code for up counter
module up_counter(input clk, reset, output[3:0] counter
    );
reg [3:0] counter_up;
// up counter
always @(posedge clk or posedge reset)
begin
if(reset)
 counter_up <= 4'd0;
else
 counter_up <= counter_up + 4'd1;
end 
assign counter = counter_up;
endmodule