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FPGA学习总结[经典推荐]

此文档是FPGA学习总结[经典推荐]。

2021-02-18

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开发平台: book

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高速serders设计与应用

高速serders设计与应用，高速serders设计与应用，在作者的职业生涯中，芯片设计的一个方面（也许是唯一的方面）没有改变，这就是摩尔定律，该定律要求可以在芯片上制造的电路数量大大增加。芯片封装技术的密度没有同硅密度相同的速度增长，这导致高速Serdes（HSS）器件成为几乎所有芯片设计中固有的一部分.

2020-09-30

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开发平台: book

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高速硬件高效4位SFQ乘法器的设计

设计了一个带有Josephson传输线（JTL）和无源传输线（PTL）的2位Booth编码器。 布斯编码方法是获得部分乘积的算法之一。 与AND阵列方法相比，使用这种方法，部分乘积的数量减少到一半。 将使用Booth编码器方法设计的乘法器的电路面积与使用AND阵列方法设计的乘法器的电路面积进行比较

2020-06-25

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开发平台: Quartus

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FPGA实现信号处理板

本信号处理板本信号处理板主要由FPGA芯片和CYUSB3.0 芯片组成,其中FPGA模块主要完成与相关外设的交互，CYUSB3.0主要完成协议数据的传输。 2.2.1 FPGA模块 处理流程： 1. 链路初始化： 在上位机完成USB固件的下载，并读取固件的信息状态描述后，通过上电复位或者手动复位，通过串口发送0X55给上位机，表明链路打通，一次握手成功。 2. 超声波发射与AD数据接收：在收到上位机通过串口发送的0X02指令后，开启（START），发送超声方波信号，

2020-06-21

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开发平台: Quartus

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[FPGA教程] Basys 3 FPGA上的七段LED显示

此项目是[FPGA教程] Basys 3 FPGA上的七段LED显示。该FPGA教程将指导您如何控制Basys 3 FPGA板上的4位七段显示器。 将在Verilog中设计一个显示控制器，以在Basys 3 FPGA的4位7段LED显示屏上显示数字。 还将提供七段式LED显示控制器的完整Verilog代码。了解的更多请下载附件。

2020-04-08

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开发平台: Quartus

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密码协处理器设计

此项目是VHDL中的密码协处理器设计。在此VHDL项目中，在VHDL中设计和实现了用于密码应用程序的完整协处理器。如先前的Verilog / VHDL项目中所述，协处理器提供了针对安全性的标准指令和专用功能单元。 协处理器是在VHDL中设计和实现的，而ALU单元中的N位加法器是在Verilog中实现的。了解更多请下载附件。

2020-04-08

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开发平台: Quartus

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非线性查找表

此项目是VHDL中的非线性查找表。在该VHDL项目中，在VHDL中实现了非线性查找表，该表用于即将来临协处理器的哈希函数中。哈希算法中使用的非线性运算利用并行的4位非线性运算，其中输入半字节（4位）被映射到另一个非线性4位值。了解更多请下载附件。

2020-04-08

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开发平台: Quartus

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VHDL中的移位器设计

此项目是VHDL中的移位器设计。在此VHDL项目中，将在VHDL中实现一个具有移位和旋转数据能力的移位器，该移位器主要用于密码的置换和转置。 VHDL移位器是即将到来的协处理器处理单元中的关键组件。 快速移位和旋转功能对于密码应用至关重要。了解更多请下载附件。

2020-04-08

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开发平台: Quartus

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VHDL中的16位ALU设计

此项目是VHDL中的16位ALU设计。今天将介绍16位ALU设计的一部分；16位ALU是我在上个项目中介绍的协处理器中处理单元的核心组合组件。此VHDL项目中将提供16位ALU的完整VHDL代码以及测试平台（附件文件中）。了解更多请下载附件。

2020-04-08

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开发平台: Quartus

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Verilog中的N位加法器设计

此项目是Verilog中的N位加法器设计。下一个Verilog / VHDL项目是专门为密码应用程序设计的完整协处理器。 协处理器具有标准指令和专用于安全性的专用功能单元。 协处理器主要在VHDL中实现，但N位加法器在Verilog中设计。这个项目介绍了为协处理器设计的N位加法器的Verilog代码。 N位加法器的Verilog代码是通过使用结构建模来完成的。了解更多请下载附件。

2020-04-08

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开发平台: Quartus

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