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如何为双向/输入端口编写Verilog Testbench

此项目是如何为双向/输入端口编写Verilog Testbench。这个项目中描述了如何为双向或inout端口编写Verilog测试平台。 这在包含双向或输入端口（例如I2C内核，IO垫，存储器等）的特殊设计中会发生。想了解更多请下载附件。

2020-04-02

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开发平台: windows,linux

FPGA

FIFO存储器的Verilog代码

此项目是FIFO存储器的Verilog代码。在该项目中，提供了用于FIFO存储器的Verilog代码。 在Verilog中实现了具有以下规范的先进（FIFO）存储器：16个阶段、8位数据宽度、状态信号。Verilog测试平台用于调试和验证FIFO是否正确运行。 此外，有必要查看仿真波形和存储器以了解数据如何流动。想了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

带测试平台的计数器的VHDL代码

此项目是带测试平台的计数器VHDL代码。在此VHDL项目中，计数器在VHDL中实现。 计数器的测试台VHDL代码也与仿真波形一起显示。附件中包括：递增计数器的VHDL代码、递增计数器的Testbench VHDL代码、减计数器的VHDL代码、递减计数器的Testbench VHDL代码、上下计数器的VHDL代码、向下计数器的Testbench VHDL代码等等。了解更多请下载附件。

2020-04-05

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开发平台: windows,linux

FPGA

FPGA 路线

FPGA 大牛推荐你们看如下文档，如何成为芯片高手： 1. Verilog硬件描述语言IEEE官方手册2. Xilinx S6系列官方资料3. Modelsim仿真参考工具书

2021-02-19

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开发平台: book

FPGA

高速硬件高效4位SFQ乘法器的设计

设计了一个带有Josephson传输线（JTL）和无源传输线（PTL）的2位Booth编码器。 布斯编码方法是获得部分乘积的算法之一。 与AND阵列方法相比，使用这种方法，部分乘积的数量减少到一半。 将使用Booth编码器方法设计的乘法器的电路面积与使用AND阵列方法设计的乘法器的电路面积进行比较

2020-06-25

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开发平台: Quartus

FPGA

FPGA实现信号处理板

本信号处理板本信号处理板主要由FPGA芯片和CYUSB3.0 芯片组成,其中FPGA模块主要完成与相关外设的交互，CYUSB3.0主要完成协议数据的传输。 2.2.1 FPGA模块 处理流程： 1. 链路初始化： 在上位机完成USB固件的下载，并读取固件的信息状态描述后，通过上电复位或者手动复位，通过串口发送0X55给上位机，表明链路打通，一次握手成功。 2. 超声波发射与AD数据接收：在收到上位机通过串口发送的0X02指令后，开启（START），发送超声方波信号，

2020-06-21

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开发平台: Quartus

FPGA

FPGA学习总结[经典推荐]

此文档是FPGA学习总结[经典推荐]。

2021-02-18

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开发平台: book

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