verilog

verilog奇偶校验

此项目是奇偶校验,奇偶校验位于数据位之后,占1位,用于表示串口通信中的校验方式。该位有用户根据需要决定,有奇校验,偶校验二种。本人只展示了一部分代码,如想详细的了解请点击下方链接下载。

2020-03-11

33
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触发器和锁存器

此项目是触发器和锁存器。触发器被称为 : 由两个真空管组成。虽然现在由逻辑门 (logic gates)组成的触发器很常见,但是在集成电路(intergrated circuits)中,这种元件及它的晶体管版本仍然也很常见。锁存器 latch 是一种基本电路单元,会影响到电路的时序性能,应该尽量避免使用,但出现锁存器造成设计和原始意图不符的情况,则是由于设计人员代码输入不正确造成的。

2020-03-11

43
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仲裁器模型

此项目讲述了仲裁器模型;包括四级循环仲裁器、同时也讲解了最初由WD Peterson在VHDL中编码。展示了测试平台代码,用到了 lasmask状态机、指令逻辑、编码器逻辑、lmask寄存器,如想了解的更详细请点击下方了解下载

2020-03-11

35
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Verilog工具

此项目全面的介绍了Verilog工具。仿真工具:Verilog-XL、NCVerilog、VCS、Finsim、Aldec、Modelsim、Smash、Silos、Veritak、MPSim、VeriLogger Extreme。免费仿真工具:Icarus Verilog、Verilator、Cver、Verilogger、Veriwell。VCD检视器:Waview、nWave、Undertow。代码调试工具、实时工具。想了解更详细的请点击下方下载,附件更详细的说明。

2020-03-11

100
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编译器指令

此项目是verilog编译器指令;详细的介绍了属于IEEE-1364的一些指令,有include指令、define指令、undef指令、ifdef指令。如:include编译器指令可让您在Verilog编译期间将源文件的全部内容插入另一个文件。 进行编译时所包含的源文件的内容代替了“ include”命令。 您可以使用include编译器指令来包含全局或常用定义和任务,而无需将重复的代码封装在模块边界内。想了解更多请点击下方下载链接。

2020-03-12

24
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程序时序控制

此项目是介绍了延迟控制、边沿触发的事件控制、电平触发的时间控制、赋值语句中的内部时间控制、使用连续赋值语句为组合逻辑电路建模。只展示了延时控制的代码和输出结果及波形图。想了解的更多请下载附件。

2020-03-12

44
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以太网芯片设计代码

以太网芯片设计,10g模块,arp模块,时钟模块,IP帧发送器。IP模块, 1206/5000 以太网相关组件的集合,用于千兆位,10G和25G数据包处理(8位和64位数据路径)。包括用于处理以太网帧以及IP,UDP和ARP的模块,以及用于构建完整UDP / IP堆栈的组件。包括用于千兆位和10G / 25G的MAC模块

2020-06-10

10
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verilog实现串口功能

内核的主要代码位于rtl子目录中。 uart_rx.v和uart_tx.v文件是实际的实现,uart.v只是实例化这两个模块并建立了两个内部连接。 UART发送器和接收器均使用单个发送或接收引脚。这些模块采用一个参数DATA_WIDTH,该参数指定数据总线的宽度和通信的实际数据字的长度。 8位接口的默认值为8。

2020-06-10

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一个简易的电梯控制器

一个简易的电梯控制器# elevator 使用VHDL语言在FPGA开发板上开发的一个简易的电梯控制器 这个项目是我大一时的项目,当时经验不足,文档和注释很少,开发时没有使用版本管理工具。 但是这个项目在FPGA开发板上经过测试,可以完美运行,没有发现有bug.

2020-06-21

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FPGA仿真项目

是基于MCU的SoC。我们可以通过EDA工具进行仿真,并通过FPGA进行仿真。我们也可以在该平台上开发IP和软件。我们希望越来越多的开发人员使用T-Head构建开放的MCU生态系统。 IC设计和开发应该更快,更简单,更可靠

2020-06-25

2
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