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FPGA学习总结[经典推荐]

此文档是FPGA学习总结[经典推荐]。

2021-02-18

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高速硬件高效4位SFQ乘法器的设计

设计了一个带有Josephson传输线(JTL)和无源传输线(PTL)的2位Booth编码器。 布斯编码方法是获得部分乘积的算法之一。 与AND阵列方法相比,使用这种方法,部分乘积的数量减少到一半。 将使用Booth编码器方法设计的乘法器的电路面积与使用AND阵列方法设计的乘法器的电路面积进行比较

2020-06-25

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FPGA实现信号处理板

本信号处理板本信号处理板主要由FPGA芯片和CYUSB3.0 芯片组成,其中FPGA模块主要完成与相关外设的交互,CYUSB3.0主要完成协议数据的传输。 2.2.1 FPGA模块 处理流程: 1. 链路初始化: 在上位机完成USB固件的下载,并读取固件的信息状态描述后,通过上电复位或者手动复位,通过串口发送0X55给上位机,表明链路打通,一次握手成功。 2. 超声波发射与AD数据接收:在收到上位机通过串口发送的0X02指令后,开启(START),发送超声方波信号,

2020-06-21

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Full Adder的Verilog代码

此项目是Full Adder的Verilog代码。在此Verilog项目中,提供了Full Adder的Verilog代码。 Full Adder的行为和结构Verilog代码均已实现。附件中包括:使用行为代码的完整加法器的Verilog代码、完整加法器的Verilog代码,使用结构代码。想了解的更多请下载附件。

2020-04-01

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16位RISC处理器的Verilog代码

此项目是16位RISC处理器的Verilog代码。在此Verilog项目中,提供了用于16位RISC处理器的Verilog代码。RISC处理器是基于其指令集和哈佛式数据路径结构而设计的。 然后,RISC处理器在Verilog中实现,并使用Xilinx ISIM进行验证。附件中包括:RISC处理器的指令集、处理器控制单元设计、ALU控制单元设计、RISC处理器的Verilog代码等等;了解更多请下载附件。

2020-04-02

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如何为双向/输入端口编写Verilog Testbench

此项目是如何为双向/输入端口编写Verilog Testbench。这个项目中描述了如何为双向或inout端口编写Verilog测试平台。 这在包含双向或输入端口(例如I2C内核,IO垫,存储器等)的特殊设计中会发生。想了解更多请下载附件。

2020-04-02

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VHDL中的完整8位微控制器

此项目是VHDL中的完整8位微控制器。在此VHDL项目中,介绍了微控制器的VHDL代码。 8位微控制器是作为完整设计而设计,实现和操作的,用户可以使用汇编语言对微控制器进行编程。完成设计后,微控制器将在FPGA DE0纳米板上实现。如想了解得更多请下载附件。

2020-03-31

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选择器的Verilog代码

此项目是选择器的Verilog代码。多路选择器是数字电路中主要的组合逻辑组件之一。 多路选择器用于选择许多不同的数字输入之一,并根据控制信号转发到输出。在此Verilog项目中,介绍了用于多路复用器(例如2对1多路选择器,2x5至5多路选择器和2x32至32多路选择器)的Verilog代码。了解更多请下载附件。

2020-04-05

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FIFO存储器的Verilog代码

此项目是FIFO存储器的Verilog代码。在该项目中,提供了用于FIFO存储器的Verilog代码。 在Verilog中实现了具有以下规范的先进(FIFO)存储器:16个阶段、8位数据宽度、状态信号。Verilog测试平台用于调试和验证FIFO是否正确运行。 此外,有必要查看仿真波形和存储器以了解数据如何流动。想了解更多请下载附件。

2020-04-01

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带测试平台的计数器的VHDL代码

此项目是带测试平台的计数器VHDL代码。在此VHDL项目中,计数器在VHDL中实现。 计数器的测试台VHDL代码也与仿真波形一起显示。附件中包括:递增计数器的VHDL代码、递增计数器的Testbench VHDL代码、减计数器的VHDL代码、递减计数器的Testbench VHDL代码、上下计数器的VHDL代码、向下计数器的Testbench VHDL代码等等。了解更多请下载附件。

2020-04-05

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