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verilog门元件建模

此项目是verilog门元件建模。包括了门加法器、门减法器、多路复用器、编码器、触发器等等。想了解详情请点击下方链接下载。

2020-03-08

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允许用户自己定义元件

Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真。本人只展示了一部分代码，想更详细的了解，请点击下方链接下载。

2020-03-08

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ram_sp_sr_sw.v

此项目是verilog的单端口RAM同步读/写。表达了输入端口、内部变量、三态缓冲器控制、内存写块的知识点。

2020-03-07

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编译器指令

此项目是verilog编译器指令；详细的介绍了属于IEEE-1364的一些指令，有include指令、define指令、undef指令、ifdef指令。如：include编译器指令可让您在Verilog编译期间将源文件的全部内容插入另一个文件。进行编译时所包含的源文件的内容代替了“ include”命令。您可以使用include编译器指令来包含全局或常用定义和任务，而无需将重复的代码封装在模块边界内。想了解更多请点击下方下载链接。

2020-03-12

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Verilog数字系统设计教程

Verilog HDL和VHDL的比较 1.4 Verilog的应用情况和适用的设计 1.5 采用Verilog HDL设计复杂数字电路的优点 1.6 采用硬件描述语言(Verilog HDL)的设计流程简介

2021-02-19

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仲裁器模型

此项目讲述了仲裁器模型；包括四级循环仲裁器、同时也讲解了最初由WD Peterson在VHDL中编码。展示了测试平台代码，用到了 lasmask状态机、指令逻辑、编码器逻辑、lmask寄存器，如想了解的更详细请点击下方了解下载

2020-03-11

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设计与验证：Verilog HDL

设计与验证以实例讲解的方式对HDL语言的设计方法进行介绍。介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容；主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路介

2021-02-19

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一个简易的电梯控制器

一个简易的电梯控制器# elevator 使用VHDL语言在FPGA开发板上开发的一个简易的电梯控制器这个项目是我大一时的项目，当时经验不足，文档和注释很少，开发时没有使用版本管理工具。但是这个项目在FPGA开发板上经过测试，可以完美运行，没有发现有bug.

2020-06-21

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Verilog使用方法介绍

此项目是Verilog使用方法介绍，Verilog是一种硬件描述语言（HDL）。硬件描述语言是用于描述数字系统的语言：例如，网络交换机，微处理器或存储器或简单触发器。

2020-03-08

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openMSP430

openMSP430，OpenMSP430是著名的TI公司的MSP430微控制器的verilog克隆。OpenMSP430内核被移植到所有的fpga上——xilinx、altera和actel，除了lattice fpga之外，这是verilog代码，这个项目将解决这个问题。

2020-06-26

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